Dynamic random-access memories without sense amplifiers

Zusammenfassung

Während des Leseprozesses von dynamischen Ein-Transistor-/Ein-Kondensator-DRAM-Speicherzellen (1T-1C DRAM) ist es notwendig, eine kleine Spannungsdifferenz (im Bereich von 30 mV bis 100 mV) mit einem entsprechenden Leseverstärker zu verstärken. Daraus resultierend wächst die höhere Spannung zu V _DD an, während die niedrigere Spannung auf 0 V sinkt. Die Simulationsergebnisse für die 0,13 μm CMOS-Technologie mit V_DD = 1,2 V zeigen, dass ungefähr 40 % der Lesezugriffszeit dem Leseverstärker zugeordnet werden kann – zusätzlich zur benötigten Siliziumfläche der Leseverstärker für jede Spalte im Speicherbereich. In der vorliegenden Arbeit wird eine neuartige Auslesetechnik für die Verwendung von DRAM-Zellen präsentiert. Diese Methode basiert auf einer anfänglich geladenen Kapazität und der dann folgenden Entscheidung, ob sie entsprechend der gespeicherten Daten geladen bleiben oder wieder entladen werden soll. Die Simulationsergebnisse zeigen, dass ungefähr 20 % der Lesezugriffszeit im Fall einer "1"-Speicherung, die den schlechtesten Fall darstellt, eingespart werden können. Die durchschnittliche Leistung der konventionellen Regelung im Fall einer "1"- oder "0"-Speicherung beträgt 18,5 μW. Die entsprechenden Werte für die vorgeschlagene Regelung lauten 9,8 μW und 2,25 μW. Die signifikante Verringerung des Stromverbrauchs kann der Reduzierung des Spannungshubs an der Bitline-Kapazität und der Tatsache, dass die Ausgabedaten an einer wesentlich geringeren Kapazität abgegriffen werden, zugeschrieben werden. Das Leistungsverzögerungsprodukt (PDP) beträgt – ausgehend vom schlechtest möglichen Fall (Speicherung "1") – für das konventionelle bzw. vorgeschlagene Ausleseverfahren 388,5 fJ bzw. 166,6 fJ.

Summary

During the reading process of one-transistor one-capacitor dynamic random-access memory (1T-1C DRAM) cells, the need arises to amplify a small voltage difference (in the order of 30 to 100 mV) by a suitable sense amplifier. The net result is that the higher voltage will rise to V _DD while the lower one will decrease to 0 V. Simulation results for the 0.13 µm CMOS technology with V _DD = 1.2 V reveal that approximately 40% of the read access time is associated with the sense amplifier operation in addition to the area required by each sense amplifier for each column in the memory array. In this paper, a novel readout technique for use with DRAM cells will be presented. This method depends on using an initially charged capacitance, then deciding whether to keep it charged or discharge it according to the stored data. Simulation results show that approximately 20% of the read access time is saved for the case of "1" storage which represents the worst case. The average power of the conventional scheme in case of stored "1" or "0" is 18.5 µW. The corresponding values for the proposed scheme are 9.8 µW and 2.25 µW. The significant reduction of the power consumption can be attributed to the reduction of the voltage swing of the bitline parasitic capacitance and taking the output data at a much smaller capacitance. The power-delay products (PDPs) for the conventional and proposed readout schemes assuming the worst case (stored "1") are 388.5 fJ and 166.6 fJ, respectively.