Reduction of short circuit current in static CMOS inverters using novel smart delay generator circuits

Zusammenfassung

CMOS-Wechselrichter haben zwar den Vorteil, dass der statische Stromverbrauch gleich null ist, dafür machen sich aber der dynamische Stromverbrauch sowie der Kurzschlussstromverbrauch negativ bemerkbar. Der dynamische Stromverbrauch resultiert aus dem Laden und anschließenden Entladen der Leistungskapazität. Der Kurzschlussstromverbrauch hingegen kommt zustande, wenn der Wechselrichter aufgrund des direkten Strompfads zwischen V_DD und Masse zwischen den Logiksignalen "1" und "0" umschaltet. Problematisch am Kurzschlussstrom ist nicht nur der Stromverbrauch, sondern auch der unnötig erzeugte Rippel im Versorgungsstrom und dadurch das zusätzliche Rauschen des Wechselrichters. Die vorliegende Arbeit stellt zwei verschiedene neuartige und einfache Smart Delay-Generatorschaltungen vor, die den Kurzschlussstrom in CMOS-Wechselrichtern zur Hälfte reduzieren können.

Summary

CMOS inverters have the advantage of zero static power consumption. However, they suffer from dynamic power consumption and short circuit power consumption. Dynamic power consumption results from charging the output capacitance then discharging it again. Whereas short circuit power consumption happens during the switching of the inverter between logic '1' and logic '0' due to the direct current path that opens between V _DD and Ground for the duration of the inverter switching. The problem of short circuit current is not only the amount of power consumption but also its contribution to the noise in the supply by adding unnecessary rebels to the supply current. This paper introduces two different novel and simple smart delay generator circuits that will reduce the amount of short circuit current in CMOS inverters by more than 50%.