A 1.2 V 4.5 mW 10 bit 8 MS/s cyclic-ADC for mobile video and sensor applications

Zusammenfassung

In diesem Beitrag wird ein 10 bit 8 MS/s zyklischer ADC ohne Abtast- und Halteglied präsentiert. Durch gemeinsame Benützung eines Verstärkers und eines unsymmetrischen Entkopplers, welcher mit einem resistiven Spannungsteiler belastet wird, wird Leistung gespart. Um weiter Leistung zu sparen, wurde der Gleichtaktverstärkter durch ein einfaches Tiefpass-Filter ersetzt. Der ADC verbraucht 4,5 mW und beansprucht eine Fläche von 0,145 mm². Dieser ADC wurde in einem 130 nm 1,2 V CMOS-Prozess gefertigt und erreicht ein Signal zu Rausch- und Verzerrungsabstand von 57 dB für ein 11-MHz-Signal. Die zyklische Stufe arbeitet mit einem 40-MHz-Takt, welcher bis 65 MHz erhöht werden kann, wobei die effektive Anzahl der Bits auf 8 reduziert wird. Ein neues dynamisches Stromschaltverfahren wird vorgestellt, welches den Stromverbrauch um 20 % reduziert und einen Gütefaktor von 0,37 pJ ermöglicht.

Summary

A 10 bit 8 MS/s cyclic ADC without a dedicated sample and hold is presented. Op-amp sharing and a single ended reference buffer loaded with a resistive divider are used. For power saving the common-mode buffer was replaced by a simple low pass filter. The ADC consumes 4.5 mW and occupies 0.145 mm². It is fabricated in a 130 nm 1.2 V CMOS process and achieves 57 dB SNDR for an 11 MHz input. The cyclic stage works with a 40 MHz clock which can be increased to 65 MHz where the effective number of bits is reduced to 8. A novel dynamic current switching technique is introduced to reduce the power consumption by 20%. The figure of merit (FOM) is about 0.37 pJ/conversion step.